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勇敢的芯伴你玩转Altera FPGA连载40:基于仿真的第一个工程实例之新建工程

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发表于 2018-1-15 18:35:45 | 显示全部楼层 |阅读模式
勇敢的芯伴你玩转Altera FPGA连载40:基于仿真的第一个工程实例之新建工程
特权同学,版权所有
配套例程和更多资料下载链接:
http://pan.baidu.com/s/1i5LMUUD 1.jpg


双击电脑桌面上的“Quartus II 13.1 (64-bit)”图标,或者单击“开始à程序àAltera 13.1.0.162 àQuartus II 13.1.0.162”,打开Quartus II软件。Quartus II软件主界面如图6.1所示,第一次打开软件,通常默认由菜单栏、工具栏、工程文件导航窗口、编译流程窗口、主编辑窗口以及各种输出打印窗口组成。

2.jpg 图6.1 QuartusII主界面
         下面我们要新建一个工程,在这之前建议大家在硬盘中专门建立一个文件夹用于存储我们的Quartus II工程,这个工程目录的路径名应该只有字母、数字和下划线,以字母为首字符,且不要包含中文和其他符号。在菜单栏上点击“FileàNew Project Wizard…”,首先弹出了Introduction页面,点击Next进入Directory,Name,Top-LevelEntity页面,如图6.2所示。
●  在“What is the working directory for this project?”下输入新建工程所在的路径。如本实例工程的存放路径为“D:/myfpga/DK_SF_CY4/project/cy4ex1”。
●  在“What is the name of this project?”下输入工程名,如本实例的工程名为“cy4”。
●  “What is the name of the top-level design entity for this project? ……”下输入工程顶层设计文件的名字。通常我们建议工程名和工程顶层文件保持一致,如这里统一命名“cy4”。
file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image006.jpg
3.jpg 图6.2 新建工程向导
         设置完毕,点击“Next”。新出现的页面中可以“Add Files“添加已有的工程设计文件(Verilog或VHDL文件),因为我们是完全新建的工程,没有任何预先可用的设计文件,所以不用选择。接着点击“Next”,进入“Family & DeviceSetting”页面,如图6.3所示。该页面主要是选择元器件,我们在“Family”中选择“Cyclone IV E”系列,“Available device”中选择具体型号“E4CE6E22C8”。接着再点击Next进入下一个页面。
file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image008.jpg
4.jpg 图6.3 器件型号选择
         如图6.4所示,在EDA Tool Settings页面中,可以设置工程各个开发环节中需要用到的第三方(Altera公司以外)EDA工具,我们只需要设置“Simulation”工具为“ModelSim-Altera”,Format为“Verilog HDL”即可,其他工具不涉及,因此都默认为<None>。 5.jpg
file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image010.jpg
图6.4 EDA工具设置
         完成这个页面的配置后,我们可以点击“Next”继续进入下一页面查看并核对前面设置的结果,也可以直接点击“Finish”完成工程创建。
         工程创建完成后,如图6.5所示,在“Project Navigator”窗口中出现了我们所选择的器件以及顶层文件名,但是实际上此时我们并未创建工程的顶层设计文件,只不过给他命名为了cy4。我们若双击试图打开cy4文件,系统马上会弹出“Can’t find design entity “cy4””的错误提示。
file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image012.jpg
6.jpg 6.5 工程向导





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