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勇敢的芯伴你玩转Altera FPGA连载41:基于仿真的第一个工程实例之Verilog源码文件创建

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勇敢的芯伴你玩转Altera FPGA连载41:基于仿真的第一个工程实例之Verilog源码文件创建
特权同学,版权所有
配套例程和更多资料下载链接:
http://pan.baidu.com/s/1i5LMUUD
1.jpg
下面我们就来创建工程顶层文件,我们可以点击菜单栏的“FileàNew…”,然后弹出如图6.6所示的新建文件窗口,在这里我们可以选择各种需要的设计文件格式。可以作为工程顶层设计文件的格式主要在Design Files类别下,我们选择VerilogHDL File(或者VHDL File)并单击OK完成文件创建。
2.jpg
图6.6 新建Verilog文件
         紧接着住Notepad++主编辑窗口弹出了新建的Verilog文件,快捷键Ctrl+S或点击“FileàSave”后则会弹出一个对话框提示输入文件名和保存路径,默认文件名会和我们所命名的module名相一致,默认路径保存在当前工程文件夹下的source_code目录(这个目录也是需要新建的)下。

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