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关于外部SRAM实验疑问

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发表于 2018-6-14 22:05:40 | 显示全部楼层 |阅读模式
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在外部SRAM寄存器版本代码中数据保持时间设置是FSMC_Bank1->BTCR[5]|=3<<8; // 数据保持时间(DATAST)为3个HCLK 4/72M=55ns(对EM的SRAM芯片)
这句代码。
但是看STM32中文参考手册FSMC_BTR寄存器的位15:8 设置为0000 0010  DATAST保持时间才是3个HCLK时钟周期,
因此例程代码中的注释是不是错了。





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发表于 2018-6-14 22:05:41 | 显示全部楼层
注释错了,
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 楼主| 发表于 2018-6-15 08:54:35 | 显示全部楼层

好的,谢谢
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发表于 2018-7-29 14:30:02 | 显示全部楼层
原子哥给的注释没有错误,当设置为模式A时数据保持时间为DATAST+1个HCLK周期
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发表于 2018-7-29 22:02:48 | 显示全部楼层
垫起脚看世界 发表于 2018-7-29 14:30
原子哥给的注释没有错误,当设置为模式A时数据保持时间为DATAST+1个HCLK周期

加1是五个
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