OpenEdv-开源电子网

 找回密码
 立即注册

扫一扫,访问微社区

正点原子全套STM32开发资料,上千讲STM32视频教程,RT1052教程免费下载啦...
查看: 167|回复: 0

勇敢的芯伴你玩转Altera FPGA连载78:FPGA片内ROM实例之功能概述

[复制链接]

  离线 

375

主题

382

帖子

0

精华

金牌会员

Rank: 6Rank: 6

积分
1648
金钱
1648
注册时间
2014-7-19
在线时间
40 小时
发表于 2018-6-16 19:44:23 | 显示全部楼层 |阅读模式
勇敢的芯伴你玩转Altera FPGA连载78FPGA片内ROM实例之功能概述
特权同学,版权所有
配套例程和更多资料下载链接:
http://pan.baidu.com/s/1i5LMUUD
1.jpg
         该工程实例内部系统功能框图如图9.18所示。我们通过IP核例化一个ROM,定时遍历读取其所有地址的数据。通过QuartusII集成的在线逻辑分析仪SignalTap II,我们可以观察ROM的读时序。
2.jpg
图9.18 ROM实例功能框图
         本实例工程模块层次如图9.19所示。
3.jpg
图9.19 ROM实例模块层次
         在顶层模块cy4.v代码中,可以查看其RTL Schematic如图9.20所示。cy4.v模块主要定义接口信号以及对各个子模块进行互联。pll_controller.v模块例化PLL IP核,产生FPGA内部其它逻辑工作所需的时钟信号clk_25m和复位信号sys_rst_n;rom_test.v模块例化FPGA片内ROM,并产生FPGA片内ROM读地址,定时遍历读取ROM中的数据;此外,图中未示意,该工程实例还包括了SignalTapII的IP核模块,该模块引出ROM的读取信号总线,可以在线查看ROM读取时序。
4.jpg
图9.20 ROM实例模块互联接口

回复

使用道具 举报

您需要登录后才可以回帖 登录 | 立即注册

本版积分规则




关闭

必看,必学:"原子哥”力荐上一条 /1 下一条

正点原子公众号

QQ|联系我们|手机版|官方淘宝店|微信公众平台|OpenEdv-开源电子网 ( 粤ICP备12000418号-1 )

GMT+8, 2018-9-24 10:33

Powered by OpenEdv-开源电子网

© 2001-2030 OpenEdv-开源电子网

快速回复 返回顶部 返回列表
/* */