OpenEdv-开源电子网

 找回密码
 立即注册
正点原子全套STM32/Linux/FPGA开发资料,上千讲STM32视频教程免费下载...
查看: 4892|回复: 1

Xilinx FPGA入门连载59:FPGA 片内ROM FIFO RAM联合实例之功能概述

[复制链接]

431

主题

438

帖子

0

精华

金牌会员

Rank: 6Rank: 6

积分
1866
金钱
1866
注册时间
2014-7-19
在线时间
50 小时
发表于 2016-3-16 12:32:11 | 显示全部楼层 |阅读模式
Xilinx FPGA入门连载59FPGA 片内ROM FIFO RAM联合实例之功能概述
特权同学,版权所有
配套例程和更多资料下载链接:
1.jpg
1 功能概述
         该工程实例内部系统功能框图如图所示。我们通过IP核分别例化了ROM、FIFO和RAM,ROM有预存储的数据可供读取,将其放入FIFO中,随后再读出送到RAM供读取。通过ISE集成的在线逻辑分析仪chipscope,我们可以观察FPGA片内ROM、FIFO和RAM的读写时序,也可以只比较ROM预存储的数据和RAM最后读出的数据,确认整个读写缓存过程中,数据的一致性是否实现。
2.jpg
2 模块划分
         本实例工程模块层次如图所示。
3.jpg
●  Pll_controller.v模块产生FPGA内部所需时钟信号。
●  onchip_mem_test.v模块例化FPGA片内ROM、FIFO和RAM,并产生这些片内存储器之间进行数据交互所必须的控制信号。
●  Chipscope_debug.cdc模块引出ROM、FIFO和RAM的读写控制信号和地址、数据总线,通过chipscope在ISE中在线查看其读写时序。

正点原子逻辑分析仪DL16劲爆上市
回复

使用道具 举报

2

主题

48

帖子

0

精华

中级会员

Rank: 3Rank: 3

积分
293
金钱
293
注册时间
2014-11-26
在线时间
29 小时
发表于 2016-3-26 09:30:29 | 显示全部楼层
回复 支持 反对

使用道具 举报

您需要登录后才可以回帖 登录 | 立即注册

本版积分规则



关闭

原子哥极力推荐上一条 /2 下一条

正点原子公众号

QQ|手机版|OpenEdv-开源电子网 ( 粤ICP备12000418号-1 )

GMT+8, 2024-3-29 22:42

Powered by OpenEdv-开源电子网

© 2001-2030 OpenEdv-开源电子网

快速回复 返回顶部 返回列表