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标题: 综合后，RTL Viewer和代码不一致 [打印本页]
作者: jshzp    时间: 2019-11-8 09:27
标题: 综合后，RTL Viewer和代码不一致
本帖最后由 jshzp 于 2019-11-8 13:22 编辑

用verilog写了句话，做地址译码，片选输出，代码如下：
  1. module Decoder(Addr,CS);
  2. //IO
  3. input[24:0]                Addr;        //系统总线地址
  4. output                        CS;        //片选信号
  5. assign CS = ((Addr & 25'h1E00000) ==25'h1400000||(Addr & 25'h1E00000) ==25'h1500000) ? 1'b0: 1'bz;//先把低21位置零，然后比较地址是否相符

  7. endmodule
复制代码
编译后，打开RTL Viewer得到下图：
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