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综合后,RTL Viewer和代码不一致

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发布时间: 2019-11-8 09:27

正文摘要:

本帖最后由 jshzp 于 2019-11-8 13:22 编辑 用verilog写了句话,做地址译码,片选输出,代码如下: module Decoder(Addr,CS); //IO input[24:0]              &nbs ...

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宇智波白 发表于 2019-11-22 16:51:37
帮顶         
dongguo100 发表于 2019-11-11 00:25:19
这个地方是不同版本工具优化不一样导致的,功能都是对的,13.1版本只判断高5位,因为低位全部是0,工具做了优化。
dongguo100 发表于 2019-11-8 09:27:34
两个版本都没有问题,不同版本的工具做了不同优化而已,13.1优化为只判断高5位,因为低位全部为0,不需要做判断,工具优化显示不一样而已。



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